Optimización Cache-Aware de Motor de Riesgo en Banco Madrileño
Visión general
De qué trata este proyecto.
Recibes el código fuente C++ del kernel central (4.500 LOC), un dataset realista de 1,2 millones de posiciones y acceso a un nodo dedicado con Intel Sapphire Rapids. Perfila con Intel VTune, identifica las funciones top consumidoras y mide miss-rates de L1, L2 y L3. Aplica transformaciones: layout AoS-a-SoA en la estructura central de posiciones, blocking en el bucle de simulación Monte Carlo, prefetching software para el siguiente bloque, y, opcionalmente, vectorización AVX-512. Mide cada cambio aisladamente. Entrega el código optimizado, el reporte VTune antes/después, un análisis de speedup por transformación y una guía de mantenimiento.
El Briefing
Lo que harás y lo que demostrarás.
Reducir el tiempo de cálculo de VaR de 6 horas a menos de 90 minutos aplicando optimizaciones cache-aware sin reescribir el motor.
Earning criteria — what you'll demonstrate
- Aplicar transformaciones cache-aware a un kernel real de producción
- Diferenciar el impacto de layout, blocking y prefetching con datos
- Mantener corrección numérica bajo refactorización
- Documentar optimizaciones para que sobrevivan al siguiente cambio funcional
Encaje académico
Dónde encaja esto en tus estudios.
Afina las mismas habilidades que tu titulación espera de ti.
Habilidades
Habilidades que demostrarás.
Cada una aparece en tu credencial verificada.
Carreras
Roles para los que esto te prepara.
Títulos reales. Puentes de habilidades reales. Elige el que más se acerque a tu trayectoria.
Trayectorias profesionales que esto construye
Roles canónicosIngeniero de Software
Optimizar kernels cache-aware en bancos con corrección numérica documentada es exactamente el perfil que buscan los equipos cuánticos.
Este proyecto afina
- cache-optimization
- performance-engineering
- cpp-programming
Ingeniero de Backend
Quien sabe leer VTune y aplicar SoA/blocking diseña servicios sensibles al hardware desde el principio.
Este proyecto afina
- memory-layout
- profiling
- performance-engineering
Arquitecto de Sistemas
Arquitectas que entienden el impacto real de la jerarquía de memoria diseñan clusters con dimensiones correctas, no por reputación de chip.
Este proyecto afina
- cache-optimization
- vectorization
- performance-engineering