Mini-RISC-V-Prozessor auf FPGA für ein Lehr-Startup implementieren
Übersicht
Worum es bei diesem Projekt geht.
Implementiere einen 3-Stufen-Pipelined RV32I-Prozessor: Befehls-Fetch, Decode+Execute, Memory+Writeback. Unterstütze Subset: ADD, SUB, AND, OR, XOR, SLL, SRL, SRA, ADDI, BEQ, BNE, JAL, JALR, LW, SW. Validiere mit dem offiziellen riscv-tests-Subset (mindestens 30 Tests). Compile eine kleine C-Anwendung (LED-Lauflicht) mit riscv-gnu-toolchain und lade sie ins FPGA-BRAM. Liefere HDL-Source, Test-Results, C-Demo-App und 8-seitiges Designdokument mit Pipeline-Diagramm.
Das Briefing
Was Du tust und was Du zeigst.
Wie implementiert man einen 3-stufig pipelined RV32I-Prozessor auf FPGA, der gegen riscv-tests validiert und ein compiliertes C-Programm ausführt?
Earning criteria — what you'll demonstrate
- Befehlsdekodierung für RISC-V korrekt aus der Spezifikation ableiten
- 3-Stufen-Pipeline mit Data-Hazards und Forwarding implementieren
- Branch-Auflösung in Decode oder Execute mit Flush-Logik handhaben
- RISC-V-Toolchain (riscv32-unknown-elf-gcc) bedienen
Studienpassung
Wo dies in Dein Studium passt.
Schärft dieselben Fähigkeiten, die Dein Studium von Dir erwartet.
Fähigkeiten
Fähigkeiten, die Du unter Beweis stellst.
Jede taucht auf Deinem verifizierten Zertifikat auf.
Karrieren
Berufe, auf die dies Dich vorbereitet.
Echte Berufsbezeichnungen. Echte Skill-Brücken. Wähle die, die Deinem Werdegang am nächsten kommt.
Software-Entwickler:in
Software-Entwickler:innen mit Prozessor-Bau-Erfahrung schreiben Embedded- und Performance-Code mit deutlich besserem Bauchgefühl für die Hardware.
Dieses Projekt schärft
- toolchain
- processor-design
- risc-v
Noch eine Sache