Risc V
Wenn Du gerne Risc V anwendest, kannst Du das hier an realen Industrieprojekten üben.
- CodeEinsteigerNeu
5-Stufen-Pipeline für einen RISC-V-Kern in SystemVerilog
Du erhältst die RV32I-Spezifikation, eine Testbench-Vorlage und Zugriff auf den Open-Source-Simulator Verilator. Implementiere die 5 Pipeline-Stufen mit Forwarding (Operand-Weit…
- Computer Architecture
- Pipelining
- Systemverilog
Computer Architecture - CodeEinsteigerNeu
Single-Cycle-zu-Multi-Cycle-Refactor mit Performance-Vergleich
Du erhältst die RV32I-Spezifikation und ein Set aus 8 didaktischen Testprogrammen. Implementiere zwei Varianten in SystemVerilog: (1) Single-Cycle mit einem Cycle pro Befehl, (2…
- Computer Architecture
- Systemverilog
- Fpga Synthesis
Computer Architecture - CodeMittelstufeNeu
Mini-RISC-V-Prozessor auf FPGA für ein Lehr-Startup implementieren
Implementiere einen 3-Stufen-Pipelined RV32I-Prozessor: Befehls-Fetch, Decode+Execute, Memory+Writeback. Unterstütze Subset: ADD, SUB, AND, OR, XOR, SLL, SRL, SRA, ADDI, BEQ, BN…
- Risc V
- Hdl Design
- Processor Design
Fachübergreifend - CodeMittelstufeNeu
Codegenerator für einen Mini-Compiler auf RISC-V
Ihr erhaltet die IR-Definition (Drei-Adress-Code, 12 Befehle), eine Spezifikation des RISC-V-32I-Subsets, das ihr unterstützen müsst, und 15 Testprogramme als IR plus erwartete …
- Code Generation
- Register Allocation
- Risc V
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Every challenge is shaped from real-world context — not generic exercises. The work mirrors what your degree prepares you for.
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Schritt 02
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