Single-Cycle-zu-Multi-Cycle-Refactor mit Performance-Vergleich
Übersicht
Worum es bei diesem Projekt geht.
Du erhältst die RV32I-Spezifikation und ein Set aus 8 didaktischen Testprogrammen. Implementiere zwei Varianten in SystemVerilog: (1) Single-Cycle mit einem Cycle pro Befehl, (2) Multi-Cycle mit Befehls-Pipeline-Stufen (Fetch, Decode, Execute, Memory, Writeback), aber ohne Pipelining (jeweils nur ein Befehl gleichzeitig). Vergleiche CPI (Cycles per Instruction), kritischen Pfad und geschätzte Taktrate (anhand der LUT/FF-Nutzung in Vivado oder Quartus). Liefere beide Kerne, eine 6-seitige Vergleichsanalyse, didaktische Begleittexte für 5 Kurs-Lektionen und ein 25-minütiges Demo-Video.
Das Briefing
Was Du tust und was Du zeigst.
Wie stellt sich der Trade-off zwischen Single-Cycle- und Multi-Cycle-Implementierung eines RV32I-Kerns quantitativ dar, und wie wird er didaktisch klar vermittelt?
Earning criteria — what you'll demonstrate
- Single-Cycle- und Multi-Cycle-Datenpfade praktisch entwerfen und vergleichen
- CPI und Zykluszeit als komplementäre Performance-Achsen verstehen
- FPGA-Synthese-Reports als Quelle für kritische Pfade nutzen
- Architektur-Inhalte für eine Lern-Zielgruppe verständlich aufbereiten
Studienpassung
Wo dies in Dein Studium passt.
Schärft dieselben Fähigkeiten, die Dein Studium von Dir erwartet.
Fähigkeiten
Fähigkeiten, die Du unter Beweis stellst.
Jede taucht auf Deinem verifizierten Zertifikat auf.
Karrieren
Berufe, auf die dies Dich vorbereitet.
Echte Berufsbezeichnungen. Echte Skill-Brücken. Wähle die, die Deinem Werdegang am nächsten kommt.
Karrierewege, die das aufbaut
Kanonische RollenSoftware Engineer
Wer eine Single-Cycle- und Multi-Cycle-Variante selbst aufgebaut hat, hat das vielleicht klarste Mentalmodell für Befehls-Ausführung in jeder späteren Software-Engineer-Rolle.
Dieses Projekt schärft
- computer-architecture
- systemverilog
- risc-v
Noch eine Sache