Caches L1 con Política LRU y Análisis de Miss Rate sobre Trazas Reales
Visión general
De qué trata este proyecto.
Implementa el simulador en C++ con clases para Cache, Set, Line y una jerarquía de políticas. Soporta tamaños 4KB-64KB, asociatividad 1/2/4/8/16-way y 3 políticas (LRU, FIFO, Random). Acepta trazas en formato 'R/W <addr_hex>' por línea (10-100M de accesos). Reporta miss rate, AMAT (con latencias parametrizables L1=4, mem=200) y clasificación 3C (cold/capacity/conflict, usando un cache fully-associative infinito como baseline). Valida con 5 trazas de los benchmarks SPEC CINT2017 provistos. Entrega simulador, suite de 50 experimentos y reporte con curvas.
El Briefing
Lo que harás y lo que demostrarás.
Construir un simulador de caches L1 parametrizable que clasifique misses 3C correctamente y produzca curvas de miss rate y AMAT sobre 5 trazas SPEC.
Earning criteria — what you'll demonstrate
- Modelar caches con sets, líneas y políticas de reemplazo
- Distinguir cold, capacity y conflict misses con metodología clara
- Calcular AMAT correctamente con jerarquía simple L1/mem
- Producir comparativas reproducibles sobre trazas estandarizadas
Encaje académico
Dónde encaja esto en tus estudios.
Afina las mismas habilidades que tu titulación espera de ti.
Habilidades
Habilidades que demostrarás.
Cada una aparece en tu credencial verificada.
Carreras
Roles para los que esto te prepara.
Títulos reales. Puentes de habilidades reales. Elige el que más se acerque a tu trayectoria.
Trayectorias profesionales que esto construye
Roles canónicosIngeniero de Software
Razonar sobre caches y miss rate es fundamental para ingenieros de software que tocan hot paths — código backend, motores de juegos, sistemas embebidos — donde la jerarquía de memoria domina el rendimiento.
Este proyecto afina
- caches
- performance-analysis
- cpp
Ingeniero Backend
Quien entiende capacity misses optimiza estructuras de datos y patrones de acceso con criterio — ventaja directa para ingeniero backend en sistemas con alta carga.
Este proyecto afina
- caches
- cpu-architecture
- performance-analysis