Diseño en VHDL de controlador para sensor de presión neumático
Visión general
De qué trata este proyecto.
Diseña en VHDL la arquitectura: máquina de estados para secuenciar 4 conversiones SPI, registros de desplazamiento para los frames del ADC, contador de muestras y módulo de promedio móvil de 32 puntos. Asegura timing closure a 50 MHz de reloj de sistema. Verifica con testbench cubriendo casos nominales y bordes (frame perdido, reset asincrónico). Sintetiza en una FPGA Lattice iCE40 y mide utilización y timing real. Entrega: código VHDL completo, testbench, reporte de síntesis, documento de 8 páginas con decisiones de diseño y simulaciones GTKWave anexas.
El Briefing
Lo que harás y lo que demostrarás.
Diseñar e implementar en VHDL un controlador SPI + filtro de promedio móvil para 4 sensores a 20 kHz, sintetizable en FPGA iCE40 con timing cerrado.
Earning criteria — what you'll demonstrate
- Diseñar máquinas de estados finitos para protocolos de hardware
- Implementar protocolos seriales (SPI) en HDL desde cero
- Verificar diseño con testbenches que cubran casos de borde
- Cerrar timing en FPGA real y leer reportes de síntesis
Encaje académico
Dónde encaja esto en tus estudios.
Afina las mismas habilidades que tu titulación espera de ti.
Habilidades
Habilidades que demostrarás.
Cada una aparece en tu credencial verificada.
Carreras
Roles para los que esto te prepara.
Títulos reales. Puentes de habilidades reales. Elige el que más se acerque a tu trayectoria.
Trayectorias profesionales que esto construye
Roles canónicosIngeniero/a de Software
Diseñar HDL con testbench y cierre de timing en FPGA real prepara a personas ingenieras junior para roles de software embebido y firmware en proveedores automotrices y de defensa.
Este proyecto afina
- vhdl
- fsm
- fpga
Ingeniero/a de Software
Implementar protocolos de hardware desde cero con verificación rigurosa es la habilidad que distingue a personas ingenieras junior con perfil hardware-aware.
Este proyecto afina
- spi
- digital-design
- hardware-verification