Procesador RISC-V de 5 etapas en Verilog para curso de hardware
Visión general
De qué trata este proyecto.
Diseña un procesador RV32I de 5 etapas en Verilog con forwarding y gestión de hazards. Verifica con 6 programas y obtén un certificado verificable.
El Briefing
Lo que harás y lo que demostrarás.
Diseñar e implementar en Verilog un procesador RISC-V RV32I de 5 etapas con manejo de hazards, verificado con 6 programas y sintetizado en FPGA Artix-7.
Earning criteria — what you'll demonstrate
- Diseñar pipeline de procesador con forwarding y hazard handling
- Implementar un subconjunto representativo de ISA real (RV32I)
- Verificar funcionalidad con programas reales, no solo instrucciones aisladas
- Sintetizar en FPGA real y leer críticamente el reporte
Encaje académico
Dónde encaja esto en tus estudios.
Afina las mismas habilidades que tu titulación espera de ti.
Alineación con asignaturas próximamente.
Habilidades
Habilidades que demostrarás.
Cada una aparece en tu credencial verificada.
Carreras
Roles para los que esto te prepara.
Títulos reales. Puentes de habilidades reales. Elige el que más se acerque a tu trayectoria.
Trayectorias profesionales que esto construye
Roles canónicosIngeniero/a de Software
Diseñar un procesador RISC-V completo con pipeline y hazard handling prepara a personas ingenieras junior para roles de arquitectura de hardware en fabricantes industriales y defensa.
Este proyecto afina
- verilog
- risc-v
- pipelining
Arquitecto/a de Sistemas
Quien entiende el pipeline desde adentro toma mejores decisiones cuando hay que elegir o customizar soft-cores comerciales en proyectos industriales.
Este proyecto afina
- processor-design
- pipelining
- hazard-handling